<html>
<head>
<meta http-equiv=Content-Type content="text/html; charset=utf-8">
<meta name="Author" content="Martin Stejskal">
<title>Qucs - Začínáme</title>
</head>
<body>
<a name="top" id="top"></a>
<center><h3>
- Qucs -<br>
Quite Universal Circuit Simulator<br>
</h3>
<h1>
Začínáme s<br>
Digitálními sumulacemi<br><br>
</h1></center>
Qucs obsahuje také grafické rozhraní umožňující digitální simulace.
Tento manuál by vám měl ukázat "Jak nato".
<br><br>
Pro digitální simulace Qucs používá FreeHDL program
(<a href="http://www.freehdl.seul.org">http://www.freehdl.seul.org</a>)
, takže FreeHDL a GNU C++ kompilátor musí být nainstalován na vašem počítači.
<br><br>
Zde není příliš velký rozdíl mezi zprovozněním analogové, nebo digitální
simulace. Takže pokud jste si přečetli manuál <a href="start.html">
Začínáme s analogovými simulacemi</a>,
bude pro vás hračka zprovoznit digitální simulaci. Pokud chcete, aby hradlo AND
vypadalo jako na ukázkovém obrázku, pak dvakrát klikněte
na hradlo a u položky "Symbol" změňte "Old" na "DIN40900".
Nechme na programu, aby nám vypočítal pravdivostní tabulku z jednoduchého hradla AND.
Vyberte ze skupiny komponent digitální komponenty v comboboxu. Čtverec
"Digitální simulace" naleznete v kategorii skupin konponent "Simulace".
<br>
Digitální zdroje <i>S1</i> a <i>S2</i> jsou vstupy. Uzel nadepsaný
jako <i>Output</i> je výstup. Po provedení simulace se otevře okno,
ve kterém se vypisují data ze simulace. Umístěte diagram <i>Logická tabulka</i>
(Pradivostní tabulka). Vyberte proměnnout <i>Output</i>. Nyní se nám
zobrazí pravdivostní tabulka dvou-vstupového hradla AND. Gratuluji, první digitální
simulace je hotová!
<br><br>
<center>
<img src="qucsdigi.png"><br>Obrázek 1 - Qucs - hlavní okno<br><br>
</center>
<br>
Pravdivostní tabluka není jediné, co Qucs zvládne.
Je zde také možnost poslat náhodný signál do obvodu a podívat se na
na výstup v časovém diagramu. Pro to ale musíme změnit parametr simulace.
Vraťte se ke schématu a změňte v <i>Type</i> (stačí jednou kliknout) <i>TruthTable</i>
na <i>TimeList</i>. Nebo jednodušeji dvakrát klikněte na ikonu "Digitální simulace"
a zde změňte "TruthTable" na "TimeList". Ale během simulace musí být zadán další parametr.
Digitální zdroje se nyní chovají jinak. Na jejich výstupech se náhodně mění sekvence bitů
od prvního (definovaného) bitu (logická "0" nebo logická "1"). Dále je třeba nastavit seznam,
kerý bude určovat kdy se bude měnit jejich logické stavy. Po "přečtení" tohoto seznamu se
"přečte" ještě jednou a pak se program ukončí.
Takže vytvořme generátor s taktovací frekvencí 1GHz se střídou 1:1, do listu se zapíše: 0.5ns, 0.5ns
<br>
Pro zobrazení výsledků typu této simualce je zde navržený diagram
<i>Časový diagram</i>. Zde mohou býte zobrazeny výsledky všech výstupů
za sebou na řádkách. Takže, teď si můžete hrát ;-)
<br>
<br>

<h3>Komponenta VHDL soubor</h3>
Více složité a více univerzální simulace mohou být zrealizovány použitím
komponenty "VHDL soubor". Tuto komponentu můžete najít v skupině komponent
"Digitální komponenty". Přesto je však doporučeno, že VHDL soubor
by měl být součástí projektu. Vraťte se zpět na "Obsah" a kllikněte na
název souboru. Po "vstupu" do schématu by se měla komponenta VHDL vložit
<br>
Poslední část ve VHDL souboru definuje prostředí, to jsou všechny vstupy a
mýstupy. Ty také musejí být deklarovány právě zde. Kontakty jsou rovněž ve
schématu a mohou být propojeny se zbytkem obvodu. Během
simulace je zdrojový kód VHDL souboru umístěn do nejvyšší úrovně
VHDL souboru. Toto musí být šetrné kvůli jistým limitacím. Například
celky názvů ve VHDL souboru musí být různé než jsou názvy
vnořených obvodů. Po simulaci můžete zobrazit kompletní zdrojový kód stisknutím
klávesy F6. Zobrazte si jej pokud se chcete o této proceduře dozvědět více.
<br><br><a href="#top">Nahoru</a><br>
</body>
</html>
